verilog HDL 기본문법
Inverter
assign 구문 사용
대부분의 경우 assign을 사용 “조건 ? 참일경우 : 거짓일경우” 의 문장을 자주 사용 always 구문 사용 always @ (sensitivity_list) begin … end
always : 언제나, @ : (sensitivity_list) 신호가 변할 때
논리가 복잡한 경우에 사용
이 경우 if, else if, else 구문 또는 case 구문을 주로 사용
@(sensitivity_list) : 감지신호 목록